En los "Ejemplos de creación de prototipos FPGA por Verilog" de Pong Chu, recomienda usar un "tic" "de habilitación periódica para dividir el reloj mientras se mantiene un sistema síncrono (para evitar que el sistema se sincronice).
El ejemplo para un contador (r_reg) que genera un "tick" usa un mux y un comparador:
assign max_tick = (r_reg == TICK_VALUE) ? 1'b1 : 1'b0;
Ejemplo de generación del tick (simulado):
Las cosas parecen simular bien usando esta descripción; Pero, ¿hay alguna razón para preocuparse por violar el tiempo de espera para el siguiente elemento en serie cuando se utiliza el tick de salida generado de esta manera como una señal de habilitación? Si no, ¿por qué no?
Para aclarar, tengo entendido que el dispositivo habilitado vería el tic en el ejemplo anterior en el borde ascendente del reloj = 0000, pero el borde del reloj ya está bajando de nuevo. violando el tiempo de espera?