He diseñado un sumador y el banco de pruebas relacionado.
He ejecutado la simulación RTL, y funciona como esperaba, sin embargo, no puedo ejecutar la simulación a nivel de puerta.
adder.vhd
library ieee;
use ieee.std_logic_1164.all;
entity...
Estoy simulando un circuito digital y necesito usar un inversor CMOS 4009. Hay tres de ellos con diferentes postfixes:
4009BCL
4009BCP
4009BD
¿Cuáles son las diferencias entre BCL y BCP y BD?
mi circuito es un multiplicador de condensador. Quiero generar algo de ruido (200mv) a 100Khz y 500Khz (entrada V) y quiero ver la atenuación en la salida
¿Cómo puedo generar ruido de frecuencia específico en SPICE / LTSPICE?
Simulé el circuito de arranque en una polarización independiente de la fuente de alimentación. Sé que el circuito de puesta en marcha está ahí para asegurarnos de que existe una corriente que fluye a través de los transistores que evitan la cond...
Motivación:
Cuando construyo un componente de hardware que consta de muchos subcomponentes, entonces necesito probar los subcomponentes antes de conectarlos y hacer un banco de pruebas completo en VHDL. En algunos casos, probar la funcionalida...
Según lo solicitado, estoy formulando una pregunta como continuidad a mi consulta anterior desde:
Usuarios del Sistema de diseño avanzado de Keysight, ¿qué ¿mal con esta simulación?
Como tal, esto no es un duplicado. Se hace para que l...
Me gustaría estudiar y simular la influencia de la temperatura ambiente en una determinada célula de ión litio. Comportamiento durante la carga o descarga tanto para la resistencia interna como para la capacidad.
My Battery-Model se basa en es...
Tengo algunos problemas con el uso de bucles en la sección de control de ngspice. Específicamente en este ejemplo:
VD0 d 0 0
VG0 g 0 0
VS0 s 0 0
JDS d g s JM
.MODEL JM NJF (VTO=-1 BETA=1)
.CONTROL
let start_d = 0
let delta_d = 0.5
let stop...
¿Qué es un problema de convergencia? El código de mi circuito está debajo y, cuando simulo, dice que los transistores NMOS MPDA y MPDB no están convergiendo. Vea la siguiente captura de pantalla:
Aquí está la lista de redes:
V1 1 0 DC 5...
Estoy trabajando en una CPU MIPS para un FPGA, este es principalmente un proyecto personal para entender los FPGA.
Tengo una implementación de CPU de tubería de 5 etapas que funciona correctamente cuando se ejecuta en iSim, sin embargo, cuand...