Estoy tratando de hacer una simulación usando Proteus para el transistor NJFET ...
Pero al simular la ecuación de Shockley's Transfer, obtengo una curva incorrecta
Y aquí están las propiedades del gráfico
He encontrado este método para encontrar el período de tiempo de una ola en LTSpice
Quería preguntar si hay alguna directiva SPICE que pueda medir el período de tiempo de una ola directamente.
Además, quería hacer un análisis de efic...
No he podido averiguar cuáles son las unidades de salida cuando se usa una declaración como:
.meas noise IEni integ(V(inoise)) trig at=1 targ at=1MEG
La salida en el registro es:
ieni: INTEG(v(inoise))=1.04219e-005 FROM 1 TO 1e+006
Pri...
Estoy usando software de simulación TINA versión gratuita para el diseño del convertidor dc a dc buck. Quiero dibujar el siguiente esquema en la plataforma TINA para fines de simulación. Pero mientras uso el editor TINA, me enfrento a una difi...
Tengo una pregunta específica con respecto a este circuito:
Necesito calcular la ganancia de este amplificador. Sin embargo, cuando hago esto, obtengo el valor dos veces más grande que la simulación de este circuito, que ejecuto en Multisi...
Soy bastante novato en VHDL, pero decidí practicar hoy mis habilidades en el diseño de un sumador completo. Pensé en una tarea simple, excepto que de alguna manera no puedo simular mi código correctamente, aunque cuando lo compilo no obtengo un...
Estoy usando proteus para simulación de circuito. Aquí hay un diagrama de circuito.
Soy un principiante, así que no tengo idea de si podemos depurar este tipo de circuitos usando proteus o no. Para esto también he buscado algunos proyectos...
Me gustaría diseñar y modelar con precisión un transformador actual en FEMM . Espero que esto me permita estimar con precisión la corriente secundaria en un transformador de corriente , incluida su fase en relación con la corriente primaria. E...
Estoy tratando de observar la diferencia de retardo de propagación entre un sumador de rizado de acarreo de 4 bits frente a un sumador de avance de acarreo de 4 bits.
La arquitectura VHDL del sumador carry ripple es:
entity adder4 is
Po...
Quería probar este sencillo modelo VHDL
library ieee;
use ieee.std_logic_1164.all;
entity my_not is
port(x : in std_logic;
y : out std_logic);
end entity my_not;
architecture rtl of my_not is
begin
y <= not x;
end architecture rtl...