Preguntas con etiqueta 'programmable-logic'

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Propiedades de voltaje IO en CPLD

Estoy usando CoolRunnerII CPLD y deseo saber qué es el I / O Configuración de voltaje estándar en las propiedades de ajuste: Sé que Vcc debe ser 1.8V. También sé que defino el voltaje del banco IO al proporcionar voltajes externos a V...
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capacidad de macrocélula de Xilinx CPLD

Soy un principiante que está interesado en los CPLD de Xilinx. Entiendo lo que hacen los CPLD, pero no tengo idea de la cantidad de lógica que puede soportar una macrocélula o el tipo de situaciones en las que las macrocélulas se vuelven inefici...
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VHDL: la comparación de direcciones produce un resultado incorrecto

Estoy desarrollando el emulador TS-CAN1 en ATF1508AS de Atmel. Una parte de una aplicación es un decodificador de dirección implementado de la siguiente manera (solo quedan partes interesantes): library ieee; use IEEE.std_logic_1164.all; use I...
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¿Es posible replicar el ENIAC usando puertas lógicas?

¿Se puede reconstruir un modelo a pequeña escala de la computadora ENIAC original usando solo puertas lógicas?     
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¿Cuál es la forma moderna de hacer lógica programable a pequeña escala?

Estoy diseñando un circuito para una devanadora de bobina electrónica. Tiene unos cuantos contadores binarios, detectores de igualdad, decodificadores de 7 segmentos y chanclas. ¿Cómo es posible obtener toda esta lógica en un chip programable...
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Crear un retraso más corto que un período de reloj en CPLD

Tengo varios periféricos que se conectan a CPLD. Todos tienen retrasos de propagación diferentes, y para compensar eso deseo introducir un retraso de aproximadamente 10-15 ns en la lógica de CPLD. En detalle, clkOUT debe retrasar el clkIN en apr...
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las mejores prácticas de CPLD para restablecer un contador

Mi solicitud tiene una sección estándar de conteo de fallas hasta un número determinado y luego reiniciar el contador. Mi amigo experimentado me dice que al usar fichas reales, es común incrementar el contador en el flanco ascendente del reloj y...
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¿Cómo funciona el retardo de propagación de CPLD?

Mi pregunta es sobre los CPLD en general, pero tome, por ejemplo, esta versión barata de Xilinx . Entiendo que, a diferencia de un microcontrolador, un CPLD no tiene un reloj; Los bordes externos activan la lógica inmediatamente, sin esperar...
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Diseño de PCB modular

Estoy diseñando un comprobador de continuidad de arnés básico basado en los registros de turnos implementados en los CPLD Max V. Estoy apuntando a un diseño de PCB modular / extensible para el proyecto ya que tiene varios beneficios (costo, meno...
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VHDL: Demultiplexar una señal a una de las muchas salidas mientras se conducen las salidas no utilizadas a '0'

Estoy intentando crear VHDL sintetizable que demultiplexará un flujo de señal continuo de un bit en una de las muchas salidas. Las salidas que no se están enviando esta secuencia deben establecerse en '0'. Vea la imagen a continuación para obten...