Preguntas con etiqueta 'max10'

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La mejor utilización de la memoria M9K en max10 u otro tipo de altera fpga

Tengo un max10 con un procesador nios integrado en mi memoria. La utilización de la parte es: 414,198 / 562,176 (74%) pero he agotado todos los bloques M9K en el FPGA. Aquí hay una tabla para la utillización Como puede ver, muchos de lo...
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Encendido y apagado del banco FPGA por separado

Específicamente se están estudiando los FPGA MAX 10. Los bancos IO se alimentan a través de sus propios pines de alimentación. Ya sé que los bancos 1 y 8 deben estar encendidos con el núcleo para poder cargar la configuración. La pregunta es,...
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Configure (cargue bitstream) a MAX10 sin herramientas Altera usando Linux

Actualmente estoy usando el Altera MAX10 basado en flash, diseñado para ser conectado al procesador principal que ejecuta Linux en una placa personalizada (el FPGA solo implementa algunos periféricos; el procesador que ejecuta Linux es un diseño...
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¿Por qué mis programas no permanecen en la FPGA MAX 10 después de un ciclo de encendido? [cerrado]

Programo mi FPGA (MAX 10) con un archivo .sof y funciona, pero cuando apago mi dispositivo, todo se borra de mi FPGA. Después de la exploración en Internet, encontré el IC de EPCS y descubrí que mi placa necesita EPCS. Pero EPCS no es compatible...
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actualización remota MAX10 de Altera

Voy a implementar una actualización remota MAX10. Desafortunadamente, en los documentos de Altera solo veo una implementación de NIOS y todo parece muy grande y complejo. Además, ya tengo un canal de comunicación confiable, así que solo necesito...
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FPGA Jtag enganche a la lógica del usuario

Después de algunas lecturas iniciales en jtag, parece ser un medio ingenioso para probar un diseño lógico FPGA de una manera consistente y sostenible. Usemos altera max 10 como ejemplo. He leído esta MAX 10 JTAG Boundary-Scan Testing Guía de...
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¿Por qué algunos chips MAX 10 no son compatibles con ADC mientras que la hoja de datos dice que sí?

Estoy usando un chip Altera MAX 10 10M50SCE144C8G. Quiero usar su ADC. En la hoja de datos, dice que este chip tiene un "ADC único que admite 1 pin de entrada analógica dedicado y 8 pines de doble función". Sin embargo, cuando quiero usarlo en Q...
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Interfaz Altera Max10 3.3V

Respecto al MAX10 Cpld de Altera, recibí algunas preguntas sobre la interfaz de este CPLD con dispositivos de 3.3V. He puesto pines a 3.3V LVCMOS y recibí este mensaje de advertencia en quartus: "Advertencia (169177): 100 pines deben cumplir...
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¿Cómo puedo saber si no usar la entrada de reloj dedicada FPGA para un pin PLL es malo para mi diseño?

Los PLLs son bloques duros en silicio. Están conectados a pines específicos para su entrada de reloj y manejan pines específicos para la salida de reloj. Es posible que escojamos un pin "no dedicado" para la entrada / salida de reloj del PLL. Cu...
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MAX10 .pof archivo problema, quartus II y usb blaster

Después de una revisión de la placa MAX10. Al programar el MAX10 con .pof, la placa MAX10 no se inicia cuando se enciende o después de que se completa la programación de .pof. Sin embargo, el funcionamiento normal se logra al programar .sof....