Independientemente de la maldad relativa de los relojes de puerta en los FPGA, mi entendimiento era que uno debería sincronizar la señal de habilitación con el reloj que se está sincronizando mediante una cadena de flip-flop.
Sin embargo, mie...
Necesito aprender y practicar VHDL, por lo que me gustaría comprar una pequeña placa de desarrollo FPGA. He encontrado una placa basada en un circuito MAX10 con el factor de forma exacto que necesito, pero he leído que este chip es un CPLD, no u...
Estamos desarrollando una placa en la que nos gustaría no utilizar las funciones analógicas, como PLL, VCO y ADC de un MAX10. UG-M10CLKPLL par. 2.3.6 indica: "La única vez que el VCO está completamente deshabilitado es cuando no tiene un PLL ins...
TL; DR: el archivo BSD de Intel no coincide con la hoja de datos. ¿Cuáles son las dimensiones correctas?
BSD: enlace
Hoja de datos: enlace
Así que estaba dibujando un máximo de 10 (10M02SCM153) y luego vi que se pueden descargar los...
Estoy planeando comprar un kit de desarrollo MAX 10 o DE2-115 para implementar la comunicación a través de Ethernet y RS-232. DE2-115 tiene ambos puertos soldados en la placa, pero MAX-10 solo tiene 2 puertos Ethernet. En sus especificaciones, d...
Con respecto a una placa MAX10. Todo el diseño dentro del MAX10 se registra desde un solo reloj utilizando siempre @ (reloj de posición).
Si conecta directamente un reloj de 80 mhz a un pin de entrada de Max10 y defina este reloj dentro del a...
Estoy diseñando una PCB con un Altera MAX10 (10M02) CPLD que solía hacer, entre otras cosas, el arbitraje de bus entre varios chips de memoria (uno / CS por chip).
Todos los chips de memoria están en el mismo bus, por lo que solo uno / CS (y / O...
como dije anteriormente, tengo 10 lite max 10, soy un novato, y tengo un problema con mi pantalla de 7 segmentos, miré todo a través de la web, no pude encontrar nada útil.
Todo lo que estoy tratando de hacer es que el tablero me muestre un d...