Wikipedia dice que la constante de propagación de una red de celosía es
$$ \ gamma = \ ln \ left [\ frac {\ sqrt {\ frac {Z_a} {Z_b}} + 1} {\ sqrt {\ frac {Z_a} {Z_b}} - 1} \ right] $$
Wikipedia también dice que "En el contexto de la...
En mi diseño (Lattice MachXO2 FPGA) uso muchos registros establecidos por una señal y restablecidos por otro (ambos sincronizados con el reloj), como este:
process(Clk)
if rising_edge(Clk) then
if set_condition = '1' then
flag <...
Pregunta para personas con experiencia en Lattice Diamond, estoy tratando de probar un proyecto desarrollado previamente en Lattice Diamond. Inicialmente, el proyecto no debería tener ningún problema porque se implementó y se está ejecutando bie...
Estoy usando Lattice Diamond, me pregunto cómo reconoce la celosía el tipo de
señal al sintetizar vhdl / verilog.
Tengo un módulo como:
entity test is
PORT ( -- clk : in std_logic;
--rst : in std_logic;
bclk : in std_log...
¿Cómo probar las características de sintetización y tiempo de un módulo Verilog aislado que puede tener su propia interfaz mucho más amplia que la cantidad de pines del FPGA elegido?
Tengo instalada la última versión de Lattice Diamond y una licencia gratuita recién generada. Sin embargo, cuando intento ejecutar una simulación, aparece una ventana que dice "FLEXlm no inicializado".
Después de aproximadamente dos horas de...
Me gustaría diseñar un puente MIPI CSI2 con un MachXO3L.
Aprovecho la entrada / salida LVDS25 de esta familia de FPGA con las resistencias adecuadas para el tráfico HS. (Creo) No me importa el LP, ya que la cámara funciona con un reloj de mar...
Tengo un Lattice Brevia XP2 Kit (el más antiguo que salió en 2010 / 2011, y no la versión más nueva 2). La única conectividad de PC que tiene es a través de serie (rs232). Tengo un libro que no tiene el puerto rs232, pero regularmente uso un...
Compré una placa de evaluación MACHXO2 - 1200ze hace unos días.
Comencé diseñando y programando proyectos simples como leds parpadeantes, que funcionaron perfectamente.
Después de eso, en el mismo día, intenté sintetizar y programar un proyecto...
Soy nuevo en VHDL, y estoy trabajando con un UART bloque . Estoy intentando crear un banco de pruebas y anular el ancho de datos, pero recibo errores que dicen que mis señales no están declaradas:
ERROR - C: / Usuarios / xxx / Documentos...