Establezca la tensión de umbral del inversor CMOS en VDD / 2 para el flanco ascendente y descendente: ¿es posible?

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Utilizando la tecnología 0.35u (VDD = 3.3v, Vt = 0.7, Tox = 0.7 nm), estoy tratando de establecer el voltaje de umbral de un inversor en VDD / 2.

Si configuro la relación de ancho de PMOS / NMOS a 5 (significa que el ancho de PMOS sería 5 veces más grande que el NMOS), entonces el voltaje de umbral en el flanco ascendente de la entrada muestra un sesgo de HI, pero está alrededor de VDD / 2 en el borde de la caída.

Si reduzco la relación de ancho a 1 o 1.25, en el borde ascendente de la entrada veo un voltaje de umbral de alrededor de VDD / 2, pero en el borde descendente puedo ver un sesgo de LO.

Intenté jugar con la relación de ancho para obtener un voltaje de umbral de alrededor de VDD / 2 para los bordes de entrada ascendente y descendente, pero parece que es imposible. Incluso miré las especificaciones de la celda inversora estándar proveniente de la fundición y muestra el mismo comportamiento.

Parece que es imposible establecer el voltaje de umbral del inversor CMOS a VDD / 2 tanto para el flanco ascendente como descendente. ¿Estoy en lo correcto?

    
pregunta Ehsan

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No, no es imposible establecer que la tensión de umbral sea la correcta a la mitad de la tensión de alimentación. Para que quede claro, la tensión de umbral se define como la tensión de entrada de CC a la que la tensión de salida es igual a VDD / 2. Sin embargo, no se corresponde necesariamente con un retraso exacto entre el aumento y la caída.

Puede configurar fácilmente el voltaje de umbral con la precisión que desee por iteración utilizando algo como el Método de Newton para dimensionar un FET en comparación con el otro (o análisis si las propiedades del FET son útiles).

Pero, esto puede no necesariamente crear una puerta que tenga retrasos de subida y caída igual o pendientes de salida (aunque el aumento del tamaño de PMOS en relación con el NMOS, por ejemplo, aumentará el voltaje de umbral y reducir el retraso de subida).

Por lo general, la característica más importante es el retardo de salida y las pendientes para cada carga, a menos que esté intentando usar el inversor como un comparador o algo así.

Si desea una puerta balanceada, lo que podría recomendar es dimensionar los transistores para una pendiente igual en la misma carga. Esto generalmente equivale a un retardo igual en una puerta lógica de una sola etapa.

    
respondido por el jbord39

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