Instanciación de verilog de sistema del módulo parametrizado

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Si tengo un mymodule que tiene parámetros y estoy creando una instancia de este mymodule dentro de un bloque de nivel superior que tiene algunos submódulos, y mymodule también es un submoulde al momento de crear una instancia de mymodule dentro del nivel superior, ¿necesito definir los parámetros? de mymodule dentro del nivel superior? Y si hay alguna señal (rem) de mymodule de que no necesito su valor, entonces al crear una instancia de este mymodule dentro del nivel superior, puedo mapearlos como se muestra a continuación:

mymodule instantáneo (.res (res)., clk (clk) ,. div (div), rem ())

No estoy mapeando rem a ninguna señal. ¿Es legal por compilador?

    
pregunta Sooma

1 respuesta

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Si tengo un mymodule que tiene parámetros y estoy creando una instancia de este mymodule dentro de un bloque de nivel superior que tiene algunos submódulos, y mymodule también es un submoulde. de mymodule dentro del nivel superior?

Debe proporcionar los parámetros donde se crea una instancia de su módulo. Si su módulo se crea una instancia en múltiples ubicaciones, cada una de esas ubicaciones creará una instancia separada de su módulo y cada instancia tendrá sus propios parámetros. No es necesario que los parámetros sean los mismos en todas las ubicaciones.

  

si hay alguna señal (rem) de mymodule de que no necesito su valor, entonces al crear una instancia de este mymodule dentro del nivel superior, puedo mapearlos como abajo

Si el puerto es una salida, puede omitirlo completamente de la instanciación. No es necesario que mencione el puerto en absoluto.

Si el puerto es una entrada, no se puede omitir.

    
respondido por el duskwuff

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