Descargo de responsabilidad: No estoy seguro de si este es el lugar correcto para preguntar esto.
Estoy intentando crear un controlador sdram para el numato mimas v2 fpga. La placa contiene un módulo LPDDR (ya sea el Micron MT46H32M16LF o la
Mi primer intento fue establecer ck en el reloj y ck_n en no (clock). Sin embargo, recibo el siguiente mensaje de error en Xilinx ISE:
El componente de E / S "ck" tiene un valor IOSTANDARD ilegal. los El componente IOB está configurado para usar señalización de un solo extremo y no puede usar valor diferencial IOSTANDARD DIFF_MOBILE_DDR. Dos formas de rectificar esto. los problemas son: 1) Cambiar el valor de IOSTANDARD a un estándar de un solo extremo. 2) Corrija la conectividad de E / S creando una instancia de un búfer de E / S diferencial.
(y un mensaje similar para ck_n)
Mi conjetura es que tengo que usar un búfer de E / S diferencial. ¿Cómo puedo hacer esto es Xilinx ISE?
Googlear no condujo a mucho. Una pregunta relacionada que parece Sugiero que hay una HDL de una biblioteca que hace lo que quiero, pero todavía no tengo idea de cuál.