Preguntas con etiqueta 'stratix-series-fpga'

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¿Cuáles son las características de jitter de los PLL internos a los FPGA de Stratix V?

Estoy interesado en conocer las características deterministas y aleatorias de las PLL internas a las FPGA Stratix V. He revisado el manual de Stratix V pero no pude encontrar números que cuantifiquen el jitter de su PLLs. ¿Cuáles son las ca...
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¿Cuál es el pin de "memoria habilitada para escritura" de la memoria flash en Stratix IV GX?

Estoy intentando usar memoria flash en el kit de fpga Stratix IV GX. Para eso pasé por los detalles del pin del mismo. Pero esperaba el "permiso de escritura" que determinará que los datos se escriban o se lean de la memoria. ¿Es el error de...
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Transmisión de datos mediante el cable RJ45 en la placa de desarrollo Stratix IV

Soy un principiante y mi pregunta puede parecer un poco estúpida, pero te agradecería que me brindaras ayuda. Quiero transmitir datos entre mi computadora portátil y una placa de desarrollo Stratix IV GX utilizando un cable RJ45, pero no sé q...
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Error del transceptor Stratix V "El puerto REFCLK en el PLL no está conectado correctamente" - Quartus II

Estoy intentando crear una instancia de un transceptor que diseñé para Stratix V. Aquí está la declaración del módulo: module optic_xcvr_mod( input wire system_clk, input wire pll_ref_clk, input wire rx_serial_data_0, output wire tx_ready, out...