Estoy haciendo un diseño en vhdl para FPGA. Tengo un diseño de nivel superior que consta de 3 componentes: divisor de reloj, Module_1 y Module_2. La entidad de nivel superior tiene un puerto de entrada de reloj. Este reloj está dividido por el d...
Estoy tratando de obtener el informe de tiempo de STA. Como sé, básicamente, hay 4 tipos de rutas de tiempo.
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En la práctic...
Cuando hacemos síntesis con SDC. Deberíamos ser utilizados con SDC.
Pero quiero saber qué pasa si estás en una situación en la que la síntesis tuya es la primera vez, y la compañía ni siquiera hizo una síntesis antes.
desde la primera vez, enton...
En mi diseño Verilog tengo un reloj de tablero de 25Mhz del cual obtengo un reloj de 100Mhz. Procedente de un Pin externo, tengo un reloj asíncrono de 4.77 Mhz que debería controlar la lógica y sincronizarse antes (utilizando el reloj principal)...
Tengo un diseño con una FPGA, una MCU y otros periféricos externos conectados entre sí a través de un bus de periféricos paralelo.
Todo el sistema está sincronizado desde dos relojes síncronos. Los relojes son un oscilador de 32 Mhz y un relo...
Soy nuevo en FPGAs. Estoy usando un Artix-7 que viene en el Nexys4DDR, y estoy programando en Verilog. Quiero crear un D Flip-Flop simple que se activará con un CLK de 50MHz. El CLK en la placa viene a través del pin E3 y es de 100MHz, entiendo...
Tengo un diseño en el que los datos de video ingresan a través del receptor alttera de lvds de altera. Uno de los bits paralelos que sale del otro lado representa H-Sync, que aparecerá durante algunos ciclos de reloj en cada línea de video horiz...
Tengo un simple componente de divisor de reloj basado en registro que puedo ingresar cuando no tengo un PLL de repuesto:
library IEEE;
use IEEE.std_logic_1164.ALL;
use IEEE.numeric_std.ALL;
entity div128 is
port(
inclk0 : in std_...
Estaba intentando depurar una secuencia de comandos escrita para síntesis utilizando el horario central de Synopsys.
¿Puede alguien explicarme cuál es la función de set_dont_touch_network ?
Tengo estas 2 declaraciones:
set_don...
Estoy utilizando la placa FPGA Basys 3 en mi universidad, con una frecuencia de reloj de 100MHZ, dividí el reloj predeterminado ( clk ) por 216 y obtuve clk_out en la salida como el reloj minimizado después de la división. Si se usa...