Preguntas con etiqueta 'sdc'

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restricción de tiempo para circuitos sincronizadores de bus

Tengo un circuito sincronizador de bus para pasar un registro amplio a través de dominios de reloj. Proporcionaré una descripción simplificada, omitiendo la lógica de reinicio asíncrono. Los datos se generan en un reloj. Las actualizacione...
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restricciones de tiempo de ASIC a través de SDC: ¿Cómo especificar correctamente un reloj multiplexado?

Introducción Después de haber encontrado información múltiple, a veces conflictiva o incompleta en Internet y en algunas clases de capacitación sobre cómo crear restricciones de tiempo en formato SDC correctamente, me gustaría pedirle ayuda...
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restricciones de tiempo de ASIC a través de SDC: ¿Cómo especificar correctamente un reloj dividido por rizado?

Introducción Después de haber encontrado información múltiple, a veces conflictiva o incompleta en Internet y en algunas clases de capacitación sobre cómo crear restricciones de tiempo en formato SDC correctamente, me gustaría pedirle ayuda...
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¿Cómo restringe el retardo de entrada para un vector de entrada multidimensional?

Estoy definiendo restricciones de entrada SDC para la síntesis de un módulo pequeño que es parte de un diseño ASIC más grande. Planeo ejecutar el módulo a través de síntesis usando las herramientas de Synopsys. Algunas de las entradas a este mód...
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Restricciones de tiempo para relojes isócronos

En mi diseño Verilog, tengo dos relojes de la misma frecuencia, pero de diferente fase. En este momento, mis restricciones de tiempo se ven así: create_clock -name clk1 -period "150 MHz" [get_ports clk1] create_clock -name clk2 -period "150 MH...
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Entendiendo las restricciones de tiempo

No quiero un texto introductorio sobre restricciones de tiempo, ni una nota de aplicación, un manual del usuario, un seminario web. Los leí todos, ya, muchas veces. El concepto detrás de las restricciones de tiempo es muy fácil. Aún así, cuando...
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Agrupar señales de entrada y salida con el reloj correspondiente

En mi diseño Verilog, tengo dos relojes asíncronos, clk1 y clk2 . Asociado a cada reloj hay un montón de entradas y salidas. En este momento, mi compilador (Quartus II) no se queja cuando mezclo señales de E / S asociadas con...
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Restricción de la línea de reinicio

Estoy usando Quartus II para compilar mi diseño de Verilog, y estoy trabajando para restringir adecuadamente mis señales. Sé cómo restringir los relojes, por ejemplo: create_clock -name clk_i -period "157 MHz" [get_ports clk_i] También s...
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MT9M001 a la sincronización de entrada FPGA

MT9M001 es un sensor de imagen CMOS. Como resultado, proporciona FRAME_VALID, LINE_VALID y DATA. Las señales de salida están sincronizadas (alineadas por el borde) por PIXCLK, que es generada por el sensor. La hoja de datos está, por ejemplo, en...
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restricciones de tiempo de FPGA SDC, entendiendo el retardo de salida

Tengo algunos problemas para entender la convención de tiempo de un comando SDC: set_output_delay 1.0 -clock_fall -clock CLK2 –min {OUT1} set_output_delay 1.4 -clock_fall -clock CLK2 –max {OUT1} ¿Significa esto que después del reloj de lanz...