Estoy creando un sistema de procesamiento de audio basado en tiempo real que necesita muestrear 48KHz, 16 bits de audio, preferiblemente con < 0.5ms (cuanto más bajo, mejor) la latencia (medido a partir de una señal analógica - > datos mu...
¿Qué tipo de latencia interviene en el sondeo de un gran número de esclavos i2c? Tengo una serie de 64 esclavos i2c que necesitan enviar 2 bytes cada uno al maestro lo más rápido posible.
Según entiendo i2c, hay un bit para la condición de in...
Estoy aprendiendo acerca de la DRAM síncrona y a menudo se menciona un controlador de memoria. ¿Cuál es exactamente el punto de esto? ¿No podría la CPU simplemente asumir el trabajo de solicitar y recibir datos con su propio reloj?
Y otra cosa...
Estoy usando un IP Core de Xilinx que se generó usando el Catálogo IP de Vivado IDE, específicamente estoy usando el Acumulator y el Multiplier .
Estos núcleos tienen una configuración de latencia de 6 y 3, respectivamente, y no utilizan u...
Como asignación para el curso HDL que estoy tomando, tengo que diseñar un filtro FIR. El módulo consta de dos, un pequeño circuito combinatorio que se puede usar para reiniciar el módulo, otra parte combinatoria que maneja la multiplicación conv...
Quiero construir un coche robot con una cámara de cardán encima. Este robot y el cardán deben controlarse de forma inalámbrica mediante un gamepad y el seguimiento de la cabeza de un Oculus Rift. Como sucede con Oculus Rift, tiene que tener una...
Quiero saber la diferencia de rendimiento entre AXI y la interconexión de ruta rápida de Intel que ha sido reemplazada por la interconexión de ruta Ultra (interms de latencia). Esto es para aplicaciones de controlador de movimiento de latencia m...
Básicamente, tengo una pregunta con respecto a la sincronización del latch octal 74HC574. De acuerdo con el diagrama de temporización, los pines de datos deben configurarse durante tantos nanosegundos antes de que se presione el pasador de reten...
Cada vez que leo algo sobre RAS e CAS, hay menciones a la palabra "DRAM".
La única diferencia que se tiene en cuenta es la presencia de un pestillo / contador y registros en el caso de la DRAM. Sin embargo, supongo que pueden organizarse en la f...
Dado que AVR es una arquitectura RISC, la mayoría de las instrucciones toman solo un ciclo para ejecutarse. Todavía algunos necesitan dos o más ciclos, por ej. adiw , que realiza una adición de 16 bits, o ld para cargar datos desde...