El problema y el proyecto:
He estado parado con mi piloto automático porque no puedo comunicarme con él usando mi transmisor de alta potencia: el Ubiquity Rocket M5. Pero todo el tema de las comunicaciones no es tan simple como dividirlo en...
Actualmente tengo un sistema de control implementado en Matlab que controla un vehículo. El seguimiento se realiza con una cámara superior y los comandos se envían al vehículo a través de xbee. Ahora he agregado un sensor al vehículo que interac...
Tengo la tarea que necesito hacer para que la placa adaptadora transforme el conector Ethernet Gigabit RJ45 en otro conector (no RJ45). También tengo conector de alimentación para llevar la energía de un lado a otro.
Necesito enrutar un par d...
Actualmente estoy realizando mi primer intento de diseño de hardware de un proyecto Ethernet integrado con PoE +. Tengo experiencia trabajando con sistemas embebidos con Ethernet (en su mayoría procesadores ARM M3 / M4 con interfaz RMII a un tra...
Estoy diseñando una interfaz de PCB con módulos de E / S utilizando Ethernet.
Es mi primer PCB con comunicación de alta velocidad, lo que me preocupa mucho.
En la documentación de los módulos se dice que la impedancia diferencial de LVDS será...
Tengo una pregunta que busca aclarar EXACTAMENTE qué sucede durante un intercambio GMII entre MAC y PHY. Específicamente, respecto a la señal TX_ER.
IEEE 802.3 Sección 3:
TX_ER está controlado por la subcapa de reconciliación y debe rea...
Para empezar: sí, sé que estoy a punto de reinventar la rueda con la siguiente tarea por delante.
Quiero crear mi propia biblioteca para el ENC28J60 para un AVR (ATMEGA1284P).
Así que he estado navegando por la red durante meses, ahora he...
Tengo curiosidad por saber si es posible inyectar USB a través de Ethernet de una manera como lo hace POE pero con las líneas de datos adicionales que USB necesita. Según mi entendimiento, Ethernet (al menos los estándares más lentos) usa dos pa...
Tenemos un FPGA Stratix V en el que queremos ejecutar un PHY y MAC Ethernet 1G. Debido a que no tenemos un reloj de referencia de 125 MHz disponible, estamos considerando utilizar un PLL interno al FPGA para generar un reloj de 125 MHz a partir...