Estoy intentando crear una biblioteca de componentes en VHDL. Tengo muchos archivos de origen .vhd con diferentes componentes. Lo ideal sería poder crear una instancia de ellos en un diseño utilizando el mismo método que una biblioteca estándar...
Recibo algunos errores cuando intento compilar mi diseño en Active-HDL de Aldec.
# Warning: ELAB1_0026: BITADJ128.bde(BITADJ128.vhd) : (79, 0): There is no default binding for component "buf". (No entity named "buf" was found).
# Warning: ELAB...
Hay un montón de archivos necesarios para ejecutar una simulación de Aldec. ¿Cuál es el conjunto mínimo?
Claramente, esto debe incluir la fuente Verilog / VHDL, cualquier banco de pruebas y un archivo de proyecto. También debe incluir la list...