A primera vista, esperaría que el código fuente de VHDL a continuación se comporte como un registro de desplazamiento. En eso q, con el tiempo estaría
"UUUU0", "UUU00", "UU000", "U0000", "00000", ....
pero en su lugar, siempre es U d...
Estoy intentando crear una biblioteca de componentes en VHDL. Tengo muchos archivos de origen .vhd con diferentes componentes. Lo ideal sería poder crear una instancia de ellos en un diseño utilizando el mismo método que una biblioteca estándar...
Soy nuevo en VHDL y tengo un problema con mi código que parece que no puedo solucionar. Se supone que debemos hacer esto utilizando la asignación de señal seleccionada o la búsqueda en la tabla. El mío es una especie de combinación de los dos, y...
Tengo este esquema de mi profesor de lógica digital. Se supone que es un flip-flop tipo D disparado por el borde, con un reinicio, por lo que no hay una zona indefinida al comienzo de la simulación de este esquema. Estamos utilizando Lattice...
Tengo una simulación que simplemente toma una dirección como entrada y 64 ciclos de reloj más tarde, simplemente la envía a otro puerto. Por alguna razón, cuando registro los datos de salida, no se retrasa por un ciclo de reloj (vea la forma de...
Tengo un problema estúpido y no entiendo cómo puedo resolverlo. En mi diseño estoy usando un detector de borde ascendente. El problema es que ActiveHDL no lo simula de la manera que espero. El código VHDL es:
process (clk_i, rst_i)
begin
i...
Absolutamente no soy experto en FPGA, pero diseñé un dispositivo con Quartus y usé Modelsim para simularlo. Luego me dijeron que modificara el diseño y lo hiciera funcionar con un dispositivo Lattice, ya que cambiaron de opinión sobre Altera (cr...
Estoy haciendo JKnRnS maestro esclavo flip-flop, aquí está mi código:
library IEEE;
use IEEE.std_logic_1164.all;
entity JKnRnS is
port(
C : in STD_LOGIC;
J : in STD_LOGIC;
K : in STD_LOGIC;
nR : in STD_LOGIC;...