lógica digital: el flip flop disparado por flanco positivo se dispara cuando la entrada está en el flanco decreciente

No hay problema con el circuito. El problema es la forma en que has simulado. Cuando alterna D en el momento exacto del flanco ascendente del reloj, el simulador HDL solo tomará su valor pasado. Por ejemplo, en su diseño, cambió D de 1 - > 0 @ 30 ns. Pero el simulador HDL lo tomará como 1 para el flanco ascendente @ 30 ns. Esto creará incertidumbre en la producción incluso en el mundo real. En el mundo real, la entrada D tiene que llegar y estabilizarse antes de algo llamado "tiempo de configuración" del flip-flop. Tiene que permanecer estable incluso después de que aparezca el borde del reloj, durante un período de tiempo llamado "tiempo de espera". D no debe cambiar dentro de esta ventana de tiempo. Sólo entonces, se garantiza la salida correcta. Se recomienda seguir esto mientras se realiza la simulación HDL.

Debe aprender que un flip-flop activado por borde no funcionará si la entrada D cambia de estado al mismo tiempo que el borde activo de la entrada de C clock. El funcionamiento correcto requiere que la entrada D esté en un estado estable antes del borde del reloj activo. Esto se llama el tiempo de configuración de entrada D Para los componentes reales (es decir, los chips IC flip-flop) este tiempo de configuración se especificará en la hoja de datos, generalmente como un valor mínimo necesario para garantizar que los problemas de metaestabilidad no entren en juego.

Para su circuito de puerta discreta, puede aprender de analizar las rutas del circuito y saber cuáles son los retrasos de la puerta para llegar a un entendimiento de cuáles son los requisitos de tiempo de configuración para ese circuito.