Esta pregunta está en la línea de ¿Qué archivos / directorios se necesitan para recrear un proyecto Xilinx PlanAhead? pero para un diseño FPGA Actel / Microsemi. Estoy buscando un diseño bastante estándar con Verilog y / o VHDL, archivos de pr...
Mientras investiga ¿Qué ¿Se necesitan archivos / directorios para recrear un proyecto Actel / Microsemi Igloo2? , encontré sobre varios tipos de archivos. Pero no todas están definidas en Libero SoC o Design Constraints, ambas Guías del usuario...
He estado intentando trabajar con las placas SOC de Microsemi SmartFusion FPGA / MCU y su cadena de herramientas "gratuita" que incluye un IDE "SoftConsole" basado en Eclipse que parece estar basado en la cadena de compilación GNU C / C ++. El...
¿Alguien sabe el comando TCL para generar los núcleos IP en un diseño para la herramienta Libero Soc de Microsemi (v11.4 SP1)?
Por lo tanto, el núcleo de IP (por ejemplo, un FIFO) está configurado y en el diseño. Sin embargo, los archivos de...
Estoy trabajando con un SmartFusion2 FPGA, y estoy tratando de implementar una línea de retardo fino. Para eso, me gustaría controlar exactamente el contenido de algunas LUT, para obtener celdas sin propiedades lógicas pero con interesantes vari...
Estoy usando un sistema Actel SmartFusion en un chip, ejecutando una aplicación que usa MSS con SPI, ACE y GPIO. (Estoy desarrollando en Libero IDE 11.1 y SoftConsole). Mi programa se ejecuta con éxito en el paquete A2F200, pero cuando cambio a...
Tengo Micosemi / Actel ProASIC3 Nano A3P125, Chip VQ100. Estaba buscando el CCC integrado PLL para conectar el reloj de 100MHz y he revisado el manual ProASIC3 FPGA Fabric Guía del usuario . donde he encontrado, tengo tres opciones (3pins) co...
Tengo un código fuente escrito en VHDL que está destinado a hacer que un FPGA se comunique con una PC a través de UART y un microcontrolador 8051 al mismo tiempo que el FPGA se conectará al 8051 a través de datos, líneas de dirección, P3 (para s...