¿Cuáles son los distintos tipos de archivos en Actel (Microsemi) Libero?

Respuesta parcial ... hay algunos que no conozco, y Libero ha decidido segfault cuando la inicie esta noche ...

• bfm : archivo de origen: manténgalo bajo el control de versiones. El script del modelo funcional de bus que escribe en su lenguaje ad-hoc, se compila en un archivo .vec, que se lee y ejecuta mediante un banco de pruebas que crea una instancia de sus modelos BFM VHDL.
• cfg : esta captura información sobre las configuraciones que se especificaron para el sistema.
• cxf : archivo de configuración del núcleo de SmartDesign. Esto y el .sdb correspondiente permiten que SmartDesign vuelva a crear los componentes de DirectCore a través de su comando "Generar diseño".
• dat :
• def : archivo de programación descontinuado. Archivo de salida desde el punto de inflamación.
• edn : es el archivo de salida.
• gen : salida del archivo de la lista de red de los núcleos generados
• ipd : archivo de programación
• loc :
• registro : archivo de registro de los núcleos generados configurados
• precision.log : archivo de registro de precisión
• mapa : le permite conocer la ubicación de la lógica dentro del FPGA
• _syn.prj : sincronice el archivo de registro
• pro : configuración de FlashPro. Generado por FlashPro.
• psp : archivo de proyecto de precisión
• rpt : informe. Opcionalmente generado a partir de un elemento de menú en el Diseñador.
• sdb : archivo de origen: manténgalo bajo el control de versiones. Archivo para permitir la recreación de componentes de DirectCore.
• srr : Synplify logfile
• tcl : se utiliza para ejecutar síntesis
• xml : archivos XML. Algunos son parte del SmartDesign generado automáticamente, que pasa información a las herramientas de software integradas. Puede haber otros.

Adicional:

• prj : archivo de origen: manténgalo bajo el control de versiones. Archivo de proyecto; almacena la configuración de Libero para un proyecto
• adb : la base de datos de Actel Designer almacena el diseño compilado para P & R. Salida
• pdb : base de datos física de Actel Designer; esencialmente el archivo de bits terminado legible por FlashPro
• vec : Compilado desde .bfm
• pdc : archivo de origen: manténgalo bajo el control de versiones. Restricciones como el pinout, estándares de E / S.
• sdc : restricciones generadas por las herramientas (por ejemplo, Synplicity). Si modifico esto, lo trato como un archivo fuente.

Los que he enumerado como archivos de origen son los que mantengo bajo el control de versiones. Tiendo a mantener todas mis fuentes reales FUERA de la estructura del proyecto Libero y las "vinculo" a Libero para minimizar las interacciones entre Libero y las versiones.

Esto es lo que Microsemi dijo hasta ahora. (Probablemente fusionaré los archivos específicos con la respuesta de Brian Drummond y mantendré la información del directorio).

  

Cuando creas un nuevo proyecto en el SoC de Libero, automáticamente   Crea nuevos directorios y archivos de proyectos. Tu directorio de proyectos   contiene todos sus archivos de proyecto locales. Si importas archivos desde   fuera de su proyecto actual, los archivos deben copiarse en su local   carpeta de proyecto.

     

directorio de componentes: almacena sus componentes de SmartDesign (SDB y CXF   archivos) para su proyecto Libero SoC creado.

     

directorio de restricciones -   Todos sus archivos de restricción (SDC, PDC). Estos son los archivos de entrada que   se utilizan en Síntesis y Lugar y Ruta.

     

directorio del diseñador - ADB   archivos (archivos de proyecto de Microsemi Designer), -_ba.SDF, _ba.v (hd), STP,   TCL (usado para ejecutar el diseñador), impl.prj_des (archivo de proyecto local relativo   a revisión), designer.log (logfile)                                            * adb es la salida

     

directorio hdl: todas las fuentes hdl. * .vhd si VHDL, * .v y * .h si Verilog.   Todos estos son los archivos de entrada.

     

directorio de síntesis de phy - _palace.edn,   palace_top.rpt (archivo de registro de palacio) y otros archivos generados por PALACE   directorio de simulación - meminit.dat, modelsim.ini files

     

smartgen   Directorio: archivos GEN y archivos LOG desde núcleos configurados configurados

     

directorio de síntesis - * .edn, * _syn.prj (archivo de registro Synplify), * .psp   (Archivo de proyecto de precisión), * .srr (Synplify logfile), precision.log   (Precision logfile), * .tcl (usado para ejecutar síntesis)                                                   * .edn es el archivo de salida.

También

  

* .cfg  Esto captura información sobre las configuraciones que se especificaron para el sistema

     

* .bfm  BFM es un archivo de estímulo. Estos archivos se proporcionan a la herramienta de simulación.

     

* .def file Archivo de programación descontinuado. Salida del archivo desde el punto de inflamación.

     

* .gen  Salida del archivo de la lista de red de los núcleos generados

     

* .ipd  Archivo de programación

     

* .loc  le permite conocer la ubicación de la lógica dentro del FPGA.

De enlace algunos archivos de programación son

  

* .spi Programación automática, también Cortex-M3 ISP y Programación en aplicación (IAP)

     

* .stp, .ipd, .dat Programación JTAG. También la programación de esclavos SPI