Mientras investiga ¿Qué ¿Se necesitan archivos / directorios para recrear un proyecto Actel / Microsemi Igloo2? , encontré sobre varios tipos de archivos. Pero no todas están definidas en Libero SoC o Design Constraints, ambas Guías del usuario...
Los diseños FPGA pueden contener RTL junto con bloques IP. Estos bloques de IP probablemente serán del proveedor del FPGA. Los ejemplos de dichos bloques de IP son la creación de instancias de FIFO de reloj dual, bloques matemáticos de punto flo...
Estoy escribiendo un paquete para agregar funciones y tipos de soporte para crear un filtro FIR. En la función mult , estoy tratando de multiplicar dos tipos firmados, que deberían ser compatibles en la biblioteca IEEE.numeric_std ....
En el FPGA IGLOO2, sé que hay varios FCCC disponibles para su uso. Lo mejor que puedo decir, el que se usa se escoge en la síntesis. ¿Es posible forzar a las herramientas LiberoSOC a usar un FCCC en particular en lugar de elegir por mí?
Espec...
¿Alguien sabe el comando TCL para generar los núcleos IP en un diseño para la herramienta Libero Soc de Microsemi (v11.4 SP1)?
Por lo tanto, el núcleo de IP (por ejemplo, un FIFO) está configurado y en el diseño. Sin embargo, los archivos de...
Estoy trabajando con un SmartFusion2 FPGA, y estoy tratando de implementar una línea de retardo fino. Para eso, me gustaría controlar exactamente el contenido de algunas LUT, para obtener celdas sin propiedades lógicas pero con interesantes vari...
Creé un banco de pruebas para un diseño VHDL que incluye modelos de circuitos integrados para verificar los requisitos de temporización de la interfaz. Dentro de cada modelo, instalo un paquete genérico ( genpkg ) para imprimir los errores detec...