Mi comprensión de los libros de texto es que los terminales de origen (S) de los transistores de acceso en una celda SRAM 6T deben conectarse a las líneas de bits (BL / BLB) mientras que los terminales de drenaje (D) a los nodos de almacenamiento (Q / QB). Ahora, al simular una celda SRAM en HSPICE, el intercambio de las conexiones de los terminales de origen y drenaje no parece cambiar la salida. De hecho, pensé en esto solo después de ver algunas listas de redes SRAM disponibles en Internet donde se habían conectado S a Q / QB y D a BL / BLB. Entiendo que MOSFET es una estructura simétrica y que S / D puede intercambiarse en un dispositivo independiente, pero ¿es cierto al diseñar un circuito?