¿Alguien puede revisar mi diagrama de tiempo por mí? Tengo mi examen mañana y solo quiero asegurarme de que estoy entendiendo esto correctamente:
Cualquier comentario es apreciado. Gracias de antemano
¿Alguien puede revisar mi diagrama de tiempo por mí? Tengo mi examen mañana y solo quiero asegurarme de que estoy entendiendo esto correctamente:
Cualquier comentario es apreciado. Gracias de antemano
Cuando CLK primero sube, A es alto y B es bajo, por lo que se establece el primer flip-flop y C sube como se indica. En su diagrama, muestra que C sube un poco alto antes de que el CLK se convierta en alto, esto es simplemente descuidado; realmente subirá un poco más tarde debido al retardo de propagación que haya en el flip-flop. (Supongo que debería tener esto en cuenta).
Luego, asumirá que el segundo flip-flop también se configurará, porque A · C sería alto y, de hecho, muestra que D va alto al mismo tiempo que C en el diagrama. Pero nuevamente te estás olvidando de los retrasos en la propagación; en el momento en que A · C sube, ahora ha habido dos retrasos de propagación (primero el flip-flop y segundo, la compuerta AND), por lo que el borde ascendente del CLK ya pasó y no ocurrirá nada en el segundo flip-flop (D se mantendrá baja).
No voy a continuar y corregir el resto del diagrama por ti; la próxima vez, tenga más cuidado al dibujarlo para que se muestre claramente la causa y el efecto de cada señal.
Tu diagrama no está claro. Suponiendo un caso ideal (por ejemplo, configuración cero y tiempo de espera) & cambios de entrada durante los flancos del reloj: en el segundo flanco ascendente del reloj, la salida C debería bajar a 0. Debido a que en este punto, el primer flip-flop JK tiene J = 0, K = 1, que es condición de restablecimiento.
Lo mismo sucede con la salida D para este caso.
Por cierto, ¿por qué no intentas simular esto con alguna herramienta?