Evitar que se optimice el módulo Verilog

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Evitar que se optimice el módulo Verilog

#1 de Thorn (2 votos)

6

He intentado poner muchos inversores para realizar pruebas de estrés en mi fuente de alimentación Spartan 6 según lo recomendado aquí . Aquí está el módulo básico:

module inverter(
  input wire clk
);
  reg [7:0] inverted;
  always @(posedge clk) begin
    inverted <= ~inverted;
  end
endmodule

Me dijeron que debido a que este módulo solo tiene entradas, se optimizará y, de hecho, ISE me está diciendo:

 WARNING:HDLCompiler:1499 - Empty module <inverter> remains a black box.

¿Cómo puedo evitar que ISE optimice mis inversores?

verilog ise spartan

pregunta Randomblue

1 respuesta

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score 2 · Accepted Answer

Puede encadenar sus inversores en un enorme registro de cambios, por ejemplo, atar su última salida a un pin. Esto debería hacer el trabajo mientras que el proveedor es independiente. No debería tener que crear una instancia de cada módulo manualmente, se puede hacer de forma compacta utilizando una declaración generate , que creo que incluso XST entiende (aunque no lo he probado). Ver por ejemplo este hilo del foro para un ejemplo.

Evitar que se optimice el módulo Verilog

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