La salida de voltaje de control para un bucle de bloqueo de fase

Para diseñar correctamente un PLL desde cero, es necesario comprender las funciones de transferencia de bucle de cada elemento y el bucle cerrado en diversas condiciones.

Tiempo de bloqueo, reducción de jitter del reloj. Margen de fase. Bode Plot, filtro de compensación de retardo. 2º, 3º o 4º orden. (Consulte Dispositivos analógicos que reducen las fluctuaciones de los relojes PLL)

Ganancia y limitación del detector de fase con error de frecuencia, métodos de prueba para medir el margen de fase y condiciones de tensión: patrones de datos, SNR, temperatura, voltaje

Hay más, pero ha detectado exitosamente su error de fase como una ondulación de voltaje de control del filtro de la bomba de carga.

El primer paso debe ser definir sus objetivos de diseño y especificaciones, luego validar.

¡Entonces puedes decidir si está bien o mal!

Creo que puede mejorarse. Pero puedes usar V / MHz e integrar V para obtener jitter de fase en el intervalo de tiempo 8n de Vc para vco, pero no te detengas allí.

La variación en la tensión de control del VCO, por supuesto, causará una variación en la frecuencia del VCO.

Sin embargo, las variaciones a la tasa de PSD solo causan bandas laterales armónicas, que no se distinguen de la distorsión armónica normal, y rara vez dependemos o esperamos que el VCO en sí esté libre de armónicos.