Estoy usando SystemVerilog para escribir aserciones para probar el comportamiento de mi diseño. En mi diseño tengo dos relojes:
el habitual CLK_int y otro reloj llamado I2C_IF_SCL_out .
En la especificación de mi diseño:
SDA_Tick_shift = 01 para un período CLK_int, 10 CLK_int periodos después de caer del borde de I2C_IF_SCL_out .
Lo que estoy preguntando es ¿puedo usar dos relojes en mi bloque de reloj @(posedge CLK_int) y @(I2C_IF_SCL_out) ?