Necesito ayuda en el número uno de esta tarea de práctica. Apenas me enteré de esto, por lo que me cuesta entenderlo ahora mismo. Así que cualquier consejo o ayuda es apreciada.
Quiero determinar la cantidad de retraso en los ciclos de clk necesarios para generar un PWM con un período de 0.05 ms.
Lo que hice para determinar la cantidad de retraso fue dividir 0.05 ms en la frecuencia de clk. que es 0.05ms / 10 ^ -8. La respuesta que obtengo es 5000. ¿Es correcto?
No leí la pregunta antes de comentar, por lo que publicaré algunos consejos para ti. No voy a darte una respuesta, ya que es tu tarea.
Un período de su contador debe ser \ $ 0.05 \ mathrm {ms} \ $. Eso significa que debe contar desde 0 hasta su valor máximo en ese tiempo. Entonces, a partir de eso, puede calcular a qué frecuencia debe contar el contador (pista: es un contador de 8 bits, ¿cuál es el valor máximo?). Esto le da su \ $ f_ {enable} \ $ requerido
Sin embargo, no tiene un reloj de esa frecuencia, en cambio, tiene uno de \ $ 100 \ mathrm {MHz} \ $. El uso de la palabra "Retraso" por las preguntas es bastante engañoso y no es una descripción muy buena. De hecho, el "contador de demora" es un divisor de reloj: genera una señal de habilitación de reloj que permite que algo cuente a una frecuencia más baja.
Mire el diagrama, observe cómo el "Retardo" está conectado a un pin "Habilitar". De esto se puede inferir que el contador debe estar habilitado para un ciclo de reloj \ $ 100 \ mathrm {MHz} \ $ en cada ciclo \ $ n \ $. Al hacer esto, el contador contará con una frecuencia de \ $ f_ {enable} = \ frac {100 \ mathrm {MHz}} {n} \ mathrm {Hz} \ $.
¿Qué valor de \ $ n \ $ debe usarse para hacer la frecuencia del contador del período requerido?