Con el propósito de aprender, me gustaría saber si hay alguna herramienta (gratuita o comercial) que pueda sintetizar algún código de Verilog y producir el circuito lógico equivalente.
Ejemplo:
assign z = (a & b) | c;
No me interesa cómo ver cómo se implementa en un FPGA (que AFAIK es específico para cada modelo y usualmente usa LUT y bloques interconectados), sino un circuito lógico que es equivalente a algún código Verilog.
Casi cualquier herramienta FPGA / PLD debería poder hacer eso. En el poco obsoleto Xilinx ISE Project Navigator que actualmente tengo abierto, el primer elemento en Sintetizar es "Ver esquema de RTL". Al seleccionar esto, aparece un diagrama de la lógica creada.
Todas las herramientas de síntesis que he usado han tenido una opción similar en algún lugar. Al igual que con cualquier esquema generado automáticamente, los resultados nunca son muy claros, pero están ahí.
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