Estoy diseñando un PLL. 
¿Puede alguien explicarme qué sucede exactamente en una condición de bloqueo? ¿Deberían ser iguales la frecuencia de referencia y de entrada en ese estado? La frecuencia de entrada es de 25MHz y mi VCO oscila entre 600 - 1Ghz para 0 - 1.8V. El divisor se divide por 2,3,3,2 para que sea de 25 MHz en la entrada. ¿Debería el VCO oscilar a 900 MHz en la condición de bloqueo?
En el bloqueo PLL, el voltaje que impulsa el VCO está en estado estable. Eso significa que nada está cambiando (a largo plazo) en la fase de detección.
Esto significa que para cada ciclo de frecuencia de referencia, necesitamos un ciclo fuera del divisor. En su caso, esto significa 36 ciclos fuera del VCO por cada ciclo de 25MHz, lo que significa 900MHz.
Durante el comportamiento inicial de un bucle de seguimiento de frecuencia / fase, los pulsos de subida y bajada (U & D) estarán muy ocupados; Al examinar las formas de onda, verá la nota beat entre Fref (F1 en su diagrama) y Fvar (desde el VCO / divisor). Cuando el beatnote se está desacelerando, porque Fvar se está acercando a Vref, el beatnote se vuelve lo suficientemente bajo como para permanecer dentro del Loop Bandwidth y el comportamiento (finalmente) se vuelve predecible como un bucle de control de tipo 2, donde Zeta y OmegaN tienen un significado. En caso de que el bucle no esté en buen estado —como ocurre con un modelado descuidado de las diversas contribuciones aditivas de cambio de fase—, el bucle nunca puede establecerse. En su lugar, perpetuamente "caza". Es su tarea tomar posesión de estos diversos cambios de fase residuales.
Si logra gestionar el comportamiento de asentamiento, verá que los tiempos activos ARRIBA y ABAJO se vuelven pequeños; Es posible que Tup no sea igual a Tdown, debido a los desequilibrios en el detector de frecuencia de fase (PFD) o los desequilibrios en la bomba de carga. Clásicamente, el PFD incluye un retraso fijo de la duración de una o dos compuertas lógicas, para garantizar que los impulsos de altura completa sean ---- siempre ---- generados para Arriba y Abajo. Así, el PFD se convierte en diseño analógico. Y el ChargePump es un diseño analógico.
Así que, finalmente, hemos llegado a "¿qué es el bloqueo"? El bloqueo es: solo las cargas de corrección residual se emiten desde la bomba de carga. Lo que significa que los impulsos hacia arriba y hacia abajo tienen un ancho mínimo, determinado por la velocidad inherente de la tecnología lógica.
Necesitamos detectar la situación en la que AMBOS Tup y Tdown tienen un ancho mínimo. Y hemos tenido un ancho mínimo durante varios ciclos del ancho de banda de bucle, de lo contrario, nos dejará engañar por la "nota de anotación" generada durante el comportamiento de frecuencia lejana.
Hay varios detectores de "bloqueo", que proporcionan una indicación digital. Mis clientes prefirieron el comportamiento de:
1) Combina Arriba con Abajo [utiliza la puerta OR]
2) LowPassFilter que [hecho en chip, usamos OTA con 0.1uA / voltio, en 10pF]
3) monitorea la salida de LPF con el comparador; cuando LPF ha decaído varias TAU, la TAU suficiente es aceptable, luego la salida digital cambia a "BLOQUEADO".
Si tiene un montón de jitter aleatorio o jitter determinístico, incluida una referencia CRYSTAL jittery porque la conversión de pecado a cuadrado se ejecutó mal, es posible que nunca se indique "BLOQUEO". Y sí, los mapas de jitter en phasenoise.
Las primeras cajas de Nokia utilizaban una MCU de 70MHz bloqueada a una Frecuencia de 0.032768 MHz. ¿Estaba realmente bloqueado el PLL?