SDF anotación anterior en el diseño de SystemVerilog usando interfaces

Tengo un DUT que es una lista cifrada de net y un archivo .sdf (normalmente hacemos simulaciones funcionales y de tiempo con estas entradas). Usé la función de interfaz en SystemVerilog, así que no defino ningún puerto para los módulos. Aquí es parte del código:

module topmodule(
intf1   clk,inp1,inp2,outp);

intf1  out();

// Instance the interface with an input, using named connection

 RC DUT(clk, inp1, inp2, out); 

y aquí es parte de la definición de la interfaz,

interface intf1;
logic data=0;

y tengo dos tareas y funciones en mi interfaz. Escribí un archivo SDF, pero modelsim dijo 'no se pudo encontrar el puerto' / tbench_top / clk / data 'y' no se pudo encontrar el puerto '/ tbench_top / DUT / inp1 / data'. Significa que no reconoció el puerto de "datos" que se define dentro de la interfaz. Aquí es parte de mi archivo SDF,

INTERCONNECT clk.data DUT.inp1.data (.145::.145) (.125::.125))

Entonces, ¿cómo debo escribir SDF cuando uso interfaces? Gracias por cualquier ayuda.