He diseñado un circuito en System Generator. Quiero poner un FIFO en la salida antes de la puerta de enlace como se muestra en la siguiente imagen
Cuandoloejecuto,meencuentroconelsiguienteerror
Debería conectar los pasadores we y re a un reloj, por lo tanto, configuro la sonda del reloj en sus entradas. No sé dónde está mal. ¿Puede alguien ayudarme a manejar estos dos puertos de entrada de FIFO?
Está recibiendo el error porque no puede conectar la sonda de reloj a un bloque generador del sistema. Pero una parte de eso, lo que estás haciendo en este esquema, ¡es lo mismo que hacer que WE y RE se conecten a '1'! Si su idea es conectar 2 dominios de reloj diferentes, esto se hace con las entradas de señal de reloj, que no aparecen en bloques de sysgen en simulink. Pero puede simular esto con constantes en WE y RE, con diferentes tasas.
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