Estaba mirando el ATTiny85 hoja de datos y notó en la página 26 que con una fuente de reloj PLL, el tiempo de inicio más rápido es 14CK + 1K (1024) CK + 4 ms. ¿Estoy malinterpretando lo que significan con 1K CK, o es que el PLL necesita tiempo para configurarse? En comparación con otras fuentes de reloj, parece que lleva muchos más ciclos.
Gracias
Interpretación más profunda: el PLL en realidad está produciendo ciclos de reloj durante todo ese tiempo. El problema es que hasta que se logre el "bloqueo", los ciclos de reloj pueden ser a veces demasiado cortos para permitir que la CPU funcione correctamente, ya que el voltaje de control del VCO oscila por encima y por debajo del valor objetivo antes de establecerse.
Entonces, lo que esta especificación realmente le dice es que este es el tiempo que se tarda en garantizar que la frecuencia de reloj producida por el PLL esté dentro del rango requerido por el resto del chip.
Esta especificación no se basa en la rapidez con la que se ejecuta el VCO, sino en el ancho de banda de la retroalimentación interna del PLL. Hay una compensación entre el inicio rápido (ancho de banda amplio) y la fluctuación de fase baja (ancho de banda estrecho). Algunos chips realmente te dan la posibilidad de seleccionar diferentes anchos de banda para diferentes aplicaciones.
Tienes razón en que 1K CK significa 1000 ciclos de reloj.
Sí, toma esto mientras el PLL tenga que ajustar la frecuencia en un amplio rango hasta que alcance el valor correcto al lograr un bloqueo de fase. El proceso de bloqueo de fase tomará mucho más tiempo que si omite el PLL.