Precarga de circuitos en SRAM

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Conocí los 4 circuitos utilizados para la precarga en SRAM. Tengo algunas preguntas con respecto a la explicación de los circuitos:

Diagrama (a):

Q1: Se menciona como un par NMOS conectado a diodo. ¿Por qué?

P2: Esto quema más energía durante las operaciones de escritura donde el amplificador de escritura reduce una de las líneas de bits, luchando de nuevo con esta recuperación constante.

Diagrama (c) y (d):

P1: ¿Cuál es la ventaja de (d) sobre (c)? El libro menciona lo siguiente para (c):

  

Este tipo de configuración fue típico para voltajes de suministro moderados (por ejemplo, 3.3 V) o cuando los amplificadores de detección utilizados para la amplificación se realizaron de manera más óptima solo en niveles de voltaje en modo común por debajo del voltaje de suministro. Pero a medida que disminuyen los voltajes de suministro, y las diferencias de Vt debido a las variaciones del proceso pueden afectar significativamente el rendimiento, esta configuración se vuelve impráctica.

    
pregunta shingaridavesh

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Lo menciona como un par NMOS conectado a diodo. ¿Por qué?

Considere la siguiente topología de conexión de un transistor bipolar donde el colector y la base del transistor están en cortocircuito.

Claramente,estedispositivo'dedosterminales'resultanteactúacomoundiodo.Yporlotantofuenombradocomotransistor"diodo conectado".

Cuando se implementó una configuración similar con transistores de efecto de campo, se utilizó el mismo nombre.

El gráfico \ $ I_C \ vs \ V_ {BE} \ $ y el gráfico \ $ I_D \ vs \ V_ {GS} \ $ justifican lo mismo.

  

P2: Esto quema más energía durante las operaciones de escritura donde el amplificador de escritura reduce una de las líneas de bits, luchando de nuevo con esta recuperación constante.

El circuito en (a) está conectado a diodo y, por lo tanto, el NMOS estará en saturación (Vdd > Vt se supone) y, por lo tanto, esto siempre intentará elevar las líneas de bits a Vdd.

Para escribir un '0', BL debería reducirse a GND, pero se necesitaría más potencia para reducir BL porque NMOS está intentando levantarlo. De manera similar, para escribir '1', BLB debe reducirse a GND.

O,

Mientras escribe, el amplificador de escritura intentará bajar la línea de bits (BL o BLB) a GND. Por lo tanto, existirá una ruta de baja resistencia desde Vdd hasta GND. Esto hará que fluya más corriente a través del circuito, lo que aumenta la disipación de energía.

  

¿Cuál es la ventaja de (d) sobre (c)?

Lo obvio es que (d) requiere menos cantidad de transistores.

El diodo NMOS conectado provoca una caída de Vt a través de él. Ahora este Vdd - Vt debería ser capaz de cambiar los transistores a continuación. Por lo tanto, la tensión de alimentación no se puede reducir más allá de un límite en este circuito. Por lo tanto, esta configuración se puede utilizar para voltajes de suministro moderados. Donde la configuración en (d) se puede utilizar para voltajes más pequeños.

respondido por el nidhin

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