Esto es ALU, no estoy seguro de si todo está correctamente conectado pero todos los bloques son los correctos. Esto tiene 3 registros de cierre de 4 bits, 5 2: 1 ultiplexores, 4 4 agregadores de bits. ¿Alguien puede ayudarme? Los problemas que se muestran son: la imagen del OP muestra estos mensajes de error: Falta la señal de origen en el puerto "D" del tipo DFF de la instancia "inst6". Puerto "Cin" del tipo Todo en la instancia "inst14" falta la señal de la fuente.
El registro de errores hace referencia a estas dos instancias y, desde la captura de pantalla del esquema, parece que efectivamente hay algunos problemas con esas conexiones.
No hay conexión en el puerto D de inst6:
ParecequeelpuertoCineninst14tampocoescorrecto,esaconexiónnosealinea.Aunquevisualmentesevecerca,confíaenlalistaderedes.Mejorelimineesecableyvuelvaaconectarlo,soloparaestarseguro.
Una de las razones por las que usamos VHDL y Verilog en lugar de la captura esquemática, es que es muy fácil pasar por alto este tipo de errores de conexión. Un punto de enlace faltante, un puerto no conectado, una traza irregular o mal encaminada simplemente no se destaca de una matriz de cajas casi idénticas. Esto no se debe solo a la inexperiencia: he visto a profesionales cometer el mismo tipo de error en la entrada del esquema.
(Otra razón es que VHDL y Verilog son texto, estos formatos de archivo funcionan bien con herramientas de control de código fuente como Subversion o Git. Para proyectos más grandes, esto es muy importante).
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