¿Por qué abordar la duplicación en algunas SDRAM?

Imagine la situación: tiene un diagrama de circuito perfecto, que conecta el procesador (CPU) al chip RAM. A0 del procesador va a A0 del chip de memoria, D0 del procesador está conectado a D0 del chip de memoria.

Pero cuando empiezas a enrutar conexiones en la placa, ves que tu circuito perfecto se enruta muy mal, requiere una gran cantidad de vías, esquinas de conductores, trazas largas, etc.

El principio de que no importa cómo enrute físicamente la matriz de RAM, lo que importa es que los datos escritos en una ubicación específica deben leerse desde esa misma ubicación, no desde otra.

Por lo tanto, en general, puede conectar grupos de pin de direcciones y datos de chips RAM únicos o múltiples de la forma que considere mejor para que el enrutamiento de la placa tenga pistas más cortas y un número mínimo de vias.

Pero hay problemas:

1. Los chips modernos, incluso los chips de RAM, pueden ser tan inteligentes que necesitan ser programados o ordenados a través de pines específicos, y esto requiere la activación de pines específicos de uno o varios chips (para que el comando funcione correctamente). Por lo tanto, para estos dispositivos inteligentes no solo puede volver a cablear todo lo que desee, debe asegurarse de que los pines no intercambiables permanezcan en sus líneas designadas;
2. Actualizar el direccionamiento: vale la pena mencionarlo, pero no debería ser el problema de los chips SDRAM modernos, ya que deben tener mecanismos de actualización internos. Sin embargo, si no se utilizan estos mecanismos y el controlador actualiza la matriz, el diseñador debe asegurarse de que la actualización de la matriz se realice según sea necesario y no queden ubicaciones que puedan perder su contenido sin que se actualicen dentro de un período de tiempo específico ;
3. Este recableado no funcionará totalmente para dispositivos ROM preprogramados (PROM / EEPROM / flash), ya que están escritos de fábrica en un orden de dirección y datos, y deben leerse con el mismo orden (a menos que la imagen de fábrica esté especialmente preparada con bits de datos y líneas de dirección reordenados).

Por lo tanto, es por eso que las dos fuentes que usted enumera establecen varios pines como elegibles para el intercambio, y algunos no son elegibles. La hoja de datos de Samsung es la que mejor lo describe.

  

Los pines en la DRAM se definen de una manera que permite estas cortas distancias de seguimiento . Los pines del bus CA en las Columnas 2 y 8, ignorando los pines de soporte mecánico, no tienen ninguna función especial (funciones secundarias). Esto permite la mayor flexibilidad con estos pines. Estos son los pines de dirección A3, A4, A5, A6, A7, A8 y los pines de dirección de banco BA0 y BA1. Consulte la tabla ... Los pines de DRAM de rango 0 están cableados en línea recta, con sin desajuste entre la asignación de pines del conector y la asignación de pines de DRAM. Algunos de los pines DRAM de Rango 1 tienen cableado cruzado como se define en la tabla. Los pines que no figuran en la tabla están cableados en forma recta.