Estoy diseñando una placa que tiene una interfaz LVDS de 2.5 V con 30 líneas cronometradas a 600 MHz y DDR. Esto va de un chip a otro que podría colocarse justo al lado, no hay otras restricciones de colocación. La especificación de la interfaz es 300 ps desvío máximo.
Si los dos chips se colocan lo más cerca posible, las longitudes de rastreo están entre 10 mm y 20 mm y los retrasos en los diferentes carriles se ajustan a 60 ps.
Para obtener una mejor coincidencia, creo que necesito agregar alrededor de un espacio adicional de 30 mm o más entre las fichas. El problema es que los carriles van muy juntos; para serpentearlos, primero se debe abrir un espacio lateral (lo que alarga las trazas más externas) y luego las trazas internas (más cortas) pueden serpentear. Las huellas se emparejarán a algo así como 50 mm + - 2 mm.
¿Vale la pena agregar los 30 mm adicionales y los meandros para obtener una coincidencia de tiempo perfecta, o debería ser simple y solo usar las conexiones directas cortas y aceptar sesgos de 60 ps?
En general me preocupa que las trazas más largas permitan más interferencias, y también las impedancias de trazas / tolerancias de fabricación de la placa se vuelvan más importantes. Además, hacer meandros lleva un montón de tiempo.
ACTUALIZACIÓN También hay un sesgo de 50ps (conocido) debido a los retrasos del paquete, y un sesgo de hasta 50ps desde la lógica del chip emisor. Por lo tanto, el presupuesto del sesgo de rastreo es de solo 200 ps, y representa todas las demás fuentes que conozco.