En Altium Designer 14.3, estoy intentando fusionar dos buses de 16 bits en un bus de 32 bits, uno de los cuales se convierte en los 16 bits más bajos y el otro en los 16 bits superiores del bus de salida. A continuación hay una imagen si intento mi método.
Cuando intento compilar el documento, recibo el siguiente error: Duplicate Net Names Bus Slice \Y[31..0] . Entiendo cómo Altium piensa que estoy tratando de redefinir el \Y net; sin embargo, no veo una mejor manera de fusionar los dos autobuses, aparte de romper todos los pines de los dos autobuses separados y fusionarlos. Así es como haría el diseño si fuera un esquema FPGA HDL.
¿Cómo debo hacer esto?
