Cuando deseamos agregar restricciones de tiempo a nuestro diseño en TimeQuest Timing Analyzer, tenemos dos opciones. Podemos utilizar una lista de redes de ajuste posterior o una lista de redes de mapa de publicaciones. La lista de redes del mapa de publicaciones está disponible después de una mera síntesis de diseño, sin embargo, la lista de redes de ajuste de posición solo está disponible después de la adaptación
Ahora mi pregunta es ¿cuál se usa cuando?
¿Es cierto que la lista de conexiones post fit tiene información de tiempo, pero el mapa de publicaciones no? Además de eso, cuando se elabora un diseño de FPGA, ¿se define la lista de redes del mapa usando los "átomos" del FPGA?