Necesito colocar siete registros de cambio de feedack de 128 bits en un chip FPGA. ¿Hay algún FPGA que pueda implementar esto? Gracias.
Necesito colocar siete registros de cambio de feedack de 128 bits en un chip FPGA. ¿Hay algún FPGA que pueda implementar esto? Gracias.
Evento: los FPGA más pequeños y la mayoría de los CPLD pueden hacer esto. Cada elemento del registro de desplazamiento necesita un solo elemento FF, llame a ese 1/4 de una porción, el xor para la lógica de toma entrará en la LUT. Mira tus hojas de datos, cualquier cosa con > 300 rebanadas deben hacerlo. Necesitará lógica adicional para precargar un valor, restablecer el control y muestrear las salidas, y probablemente la lógica de habilitación de reloj, ya que no querría que se ejecute libremente con el reloj global mientras lee el estado final.
Si está trabajando en Xilinx, eche un vistazo a XAPP 052 . Esta nota de aplicación describe una técnica para implementar un LFSR en dispositivos Xilinx que usa la memoria LUT en lugar de flip-flops individuales para implementar un LFSR. Esto se traduce en el uso de quizás 1/10 o menos recursos para hacer lo que quiere.
Probablemente los FPGA de otros proveedores tienen posibilidades similares.
Dicho esto, para la generación actual de FPGA, incluso los 896 registros necesarios para construir sus siete registros de cambio de 128 bits ingenuamente requerirán solo una pequeña fracción de los recursos disponibles. Incluso el "mini" FPGA ECP3 de Lattice tiene 17,000 bloques lógicos, cada uno con un registro adjunto.
En un CPLD, debería pensar más detenidamente sobre este diseño. Los CPLD con 10 o un par de cientos de registros siguen siendo comunes, y algunos proveedores (les estoy mirando, Xilinx) no han actualizado sus familias de CPLD durante muchos años. Los CPLD con suficientes registros para realizar su diseño podrían costar tanto como un FPGA mucho más amplio que también podría usar para implementar otra lógica en su diseño.
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