¿Por qué los pines IO estarían atados a VCC o GND con una resistencia de 0 Ohm en la placa de desarrollo FPGA?

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Tengo una placa de desarrollo Altera Cyclone II EP2C5T144C8 barata y algunos (4) de los pines IO / LVDS están cortocircuitados a VCC o GND como se muestra en el segmento esquemático a continuación. Los pines también se llevan a los encabezados en el tablero.

Las únicas cosas en las que puedo pensar por qué están allí son:

  1. Se supone que deben dejarse sin rellenar (pero se rellenaron accidentalmente) para que el usuario agregue resistencias de pull-up / pull-down
  2. De alguna manera, están ayudando a impulsar el FPGA

¿Hay alguna razón por la que un corto directo a VCC / GND sea deseable para un pin IO en un Dev Board? ¿Puedo eliminar estas resistencias sin afectar negativamente el rendimiento de la placa?

    
pregunta ks0ze

2 respuestas

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Hay diferentes paquetes para el FPGA. Diferentes paquetes con diferentes opciones.

En la versión EP2C8 de 144 pines de la placa de desarrollo Altera Cyclone II EP2C5T144C8, los pines 26 y 81 son VCCINT y los pines 27 y 80 son GND.

Las resistencias \ $ 0 \ Omega \ $ permiten que diferentes partes compartan la misma placa de desarrollo.

EP2C8 & Pin-Out del dispositivo EP2C8A

EP2C5T144 Diagrama de la Junta

    
respondido por el StainlessSteelRat
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La hoja de pines de Intel muestra que estos son E / S genéricos. , no hay función de configuración o referencia (al menos para estos dos, también deberá buscar los otros dos). Entonces ...

1.) Son simplemente para flexibilidad de depuración.

2.) Están allí porque el diseñador pretendía algo que nunca sucedió.

Haga una búsqueda de los nombres de red PIN26 y PIN27 para ver si están conectados a alguna otra cosa que pueda necesitar la baja resistencia.

Si no, no olvides configurar las entradas en un pullup débil para evitar problemas de entrada flotantes si decides eliminarlas.

    
respondido por el catraeus

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