celda de memoria SRAM - qué tipo de flip-flop

Si tuviera que tomar una decisión, diría que se parece más a un cierre en D. El problema es que una celda SRAM no es realmente análoga a un tipo particular de almacenamiento CMOS estático debido a la forma en que funciona.

Hay algunas diferencias que hacen que SRAM sea muy diferente:

1. Los tamaños de los transistores determinan si la celda funcionará en absoluto. La mayoría de la lógica CMOS estática llegará a la respuesta correcta independientemente de los tamaños relativos del transistor, pero las relaciones de (M1, M3) a (M2, M4) a (M5, M6) deben seleccionarse cuidadosamente para garantizar que la celda se pueda escribir y legible.
2. No hay un terminal específico de entrada o salida (sin pines D, CLK o Q).
3. Una celda SRAM requiere circuitos de soporte sustanciales para funcionar. Las líneas de palabras y las líneas de bits deben manejarse y leerse correctamente para que los datos puedan almacenarse y recuperarse de manera confiable.
4. Una celda SRAM está diseñada para funcionar en una matriz. Si bien nada impide que la mayoría de los latches o flip-flops se usen en una matriz, no sería razonable usar un bit SRAM como un almacenamiento de bit único independiente.

Si bien hay similitudes, SRAM y DRAM no comparten una relación estrecha entre ninguna de las celdas de almacenamiento de un solo bit independientes.

Es lo más parecido a un pestillo SR, pero en lugar de estar hecho con NAND / NOR, está hecho con dos inversores.
Los transistores M5 y M6 tienen una unidad más alta que la salida de los inversores (M1 / M2 y M3 / M4) que anulan la salida 1 o 0 y establecen una nueva, que luego se refuerza con el "pestillo" M1 / M2 M3 / M4.
Consulte las respuestas aquí y here también.

Una SRAM típica usa un truco al que llamo "lógica de prioridad de resistencia", aunque en realidad usa transistores de tamaño variable en lugar de resistencias. Un diseño de enganche "normal" usaría transistores para controlar si la entrada a uno de los inversores debe ser activada por el enganche de retención o por la señal a ser enganchada. Esto permitiría bloquear un nuevo valor sin generar ningún conflicto de bus, pero requeriría más transistores por celda de memoria. Es más barato y más fácil asegurarse de que al escribir una celda de memoria, el bus se maneje lo suficientemente fuerte como para que, incluso con los transistores de celdas de memoria que intentan llevar el bus al estado opuesto, los transistores de bus superen a los transistores en la memoria Celular, pero al leer, los transistores de memoria son lo suficientemente grandes para conducir el bus cuando nada más lo está haciendo. Este tipo de truco requiere cierto cuidado en la fabricación, para lograr el equilibrio óptimo entre tener los transistores de celdas de memoria lo suficientemente grandes como para impulsar el bus a una velocidad razonable, pero lo suficientemente pequeño como para que los transistores de la unidad de bus puedan dominarlos sin perder demasiada energía. La cantidad de ajustes necesarios para que este tipo de lógica funcione de manera eficiente es tal que no se usa mucho. Por otro lado, la memoria RAM es lo suficientemente común como para que los fabricantes de chips puedan perfeccionar su proceso especialmente para ello.