Hoy aprendí sobre el concepto de entrenamiento de memoria para DDR2, 3 y 4 (no estoy seguro de si DDR1 lo tiene). El propósito del entrenamiento de la memoria es corregir los sesgos en los datos, la dirección y los bits de comando que se envían entre el controlador y la memoria (¿probablemente utilizando un retardo analógico programable?).
También es importante para DDR el concepto de coincidencia de longitud , para asegúrese de que cada bit en una palabra dada en DDR llegue a la DRAM / al controlador dentro de un período de reloj. Esto es para asegurar que el receptor de datos "vea" el patrón de bits correcto cuando sea el momento de enclavar.
Estos parecen estar logrando la misma tarea. Claramente, puedo mirar cualquier placa con memoria DDR y ver trazas de longitud coincidente, pero me deja preguntándome: ¿Qué decisiones físicas, técnicas o comerciales hacen que sea poco práctico que un controlador DDR (2-4) compense la desviación debida? a longitudes no coincidentes, siempre que el reloj entrante esté sesgado y después de lo que el controlador determine que es el último bit que llega?