disminución de la frecuencia DDR4 si se llena con más de un módulo por canal

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Tengo curiosidad por saber cómo una empresa en particular, Gigabyte, asegura sus placas madre de servidor para ejecutarse a la frecuencia de memoria máxima admitida incluso cuando hay dos o tres módulos DIMM por canal (por supuesto, estamos hablando de RDIMM y no de UDIMM). Qué truco usan en esa placa base para lograr eso: (consulte la sección de información general)

Hace un tiempo leí un folleto que afirma que en las placas base Haswell-E / EP que los llena con más de un módulo por canal disminuye la frecuencia:

  • 1 DPC = max 2133 MHz
  • 2 DPC = max 1866 MHz
  • 3 DPC = max 1600 MHz

Algunos otros fabricantes de placas base ponen una condición en sus especificaciones, algo como 2133MT / s @ 1DPC solamente , mientras que Gigabyte se jacta de que sus productos alcanzan la frecuencia de 2133MHz incluso con 3 DPC .

¿Cómo se supone que se haga esa característica?

    
pregunta Adam Przedniczek

1 respuesta

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No puedo hablar para detalles específicos de DIMM en su caso, pero puedo hablar para diseñar otras tarjetas con memoria de alta velocidad. Yo esperaría que necesitara 1) aumentar la tensión, 2) aumentar la ganancia en las entradas aumentando la corriente, o 3) disminuir la cantidad de memoria para mantener la misma velocidad.

Cuando hago ICs, mis controladores de E / S están arreglados para actual; sin embargo, algunos módulos de memoria IC que puedo configurar con pines para tener una capacidad de entrada efectiva más baja pero que queman más energía en la entrada.

En el caso del # 1, suponga que tiene una fuerza de controlador fija en el IC, si agrega más IC en el bus, aumenta la capacitancia, por lo que necesita reducir la velocidad del bus para alcanzar la sincronización.

En el caso del # 2, se quema mucha más corriente al hacer que las entradas parezcan que tienen menos capacidad.

En el caso del # 3, encontrará que hay una penalización de actualización en DRAM. Si tiene un tamaño de DRAM IC 2x, necesita más tiempo para actualizar. Por lo general, esto parece una actividad de bus más lenta en una prueba de velocidad, pero a veces realmente disminuye la velocidad de la IO y aún tiene un reloj de "actualización" rápido.

Personalmente agregué más IC de DRAM y luego tuve que quemar más corriente para alcanzar el tiempo debido a la adición de otro IC en el bus.

Creo que lo que tiene al final es solo marketing, y que todas las transferencias de autobuses deben disminuir a medida que agrega módulos DIMM. El documento Micron DDR4 también lo sugiere.

    
respondido por el b degnan

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