¿Se puede usar una tarea del sistema como $ display en el código de Quartus II?

Comencé a aprender verilog recientemente y probé este código simple:

module hello_world ;

initial begin
$display ("Hello World by jai");
#10 $finish;
end

endmodule 

Luego, configuro este módulo como Entidad de nivel superior y hago clic en Análisis y Síntesis. Luego viene el error:

  

Error: No se puede sintetizar el diseño actual: la partición superior no contiene ninguna lógica.

¿Cómo puedo usar estas tareas en Quartus, o solo se pueden usar en software donde podemos escribir testbench (como Xilinx ise)?

Estoy usando Quartus II 9.1sp2.