Diseñar un detector de secuencia

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La declaración del problema no está exactamente en el circuito de síntesis, sino en uno de los pasos intermedios que estoy tratando de aprender.

Declaración de problema .

1) Para diseñar un detector de secuencia en Verilog (utilizando modelos estructurales), estaba aprendiendo a sintetizar el circuito digital primero y me topé con un tutorial que podía relacionar con mi problema como se indica aquí : -

2) Todo fue fácil hasta que encontré esta sección en la página número 273 (quinta página del documento). Adjuntando la instantánea de la sección dudosa

. :-

3)Loquenopudeentendereslafilade'Coincidencia'debajodelatabladeverdad.MiimpresióninicialfuealgúntipodereduccióndeK-map;peroonoloesomimétodoparahacerlonofuecorrecto.

4)Esmuyprobablequepuedaserotracosatontaquepuedaignorarporcompleto,perosoloparaapoyarmipuntodevista,soloheempezadoa"hacer que todo funcione en conjunto"

Cualquier ayuda será muy apreciada.

    
pregunta sherinkapotein

1 respuesta

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Sí, la fila "Coincidir" proporciona las expresiones lógicas que coinciden con los datos de la tabla inmediatamente anterior. Tenga en cuenta que la tabla no muestra todos los valores posibles para "PS" (estado actual) y que las filas que faltan se tratan como "no importa" al crear las expresiones.

Por ejemplo, aquí está la parte de la tabla para Y2, que muestra las filas faltantes y reemplaza los valores de X con valores que muestran cómo funciona la expresión a continuación. 

Y2
PS      Next State
Y2Y1Y0   X=0  X=1
 0 0 0   0    0
 0 0 1   0    0
 0 1 0   X(1) X(0)
 0 1 1   1    0
 1 0 0   0    1
 1 0 1   0    0
 1 1 0   X(1) X(1)
 1 1 1   X(1) X(0)

 Match   Y1   Y2*Y0'
    
respondido por el Dave Tweed

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