Soy bastante nuevo en Verilog, diseño de hardware y arquitectura de computadoras. Sin embargo, he intentado diseñar un procesador MIPS simplificado. Parece que, en su mayoría, funciona bien, pero siempre que lo simulo, se cuelga en una instrucci...
Esto puede ser una pregunta cargada, pero ¿existe una comprensión general del aumento de rendimiento por reloj entre ARM9 y ARM11? Por ejemplo, ¿para una función pesada en matemáticas (FFT)?
¡Gracias!
Sé que la instrucción add en mips32 hará la detección de desbordamiento, es decir, add $t0, $s0, $s1 ; Quiero saber si esta función lo hará más lento que addu $t0, $s0, $s1 , lo que no desbordará la detección.
Aclaración:...
Considere las siguientes instrucciones MIPS:
lw r6, 0(r1)
lw r5, 0(r2)
add r5, r5, r6
Supongamos que tengo todas las capacidades de reenvío. Sé que cuando produzco un valor, solo lo "reenvío" a otra próxima instrucción justo antes de consum...
Imagine que hay una máquina que tiene memoria compartida para datos e instrucciones (lo que significa que puede haber un peligro de control entre las etapas MEM y IF ). ¿Las instrucciones como ADD que no hacen nada durante la...
Consider the following instruction sequence:
Add R3, R4, R5 (R4+R5->R3)
Or R2, R4, R5 (R4 OR R5->R2)
Add R1, R2, R3 (R2+R3->R1)
Suponiendo que no se reenvían datos, ¿cuáles son todas las dependencias de datos?
No es la única depend...
¿Cómo se implementa realmente el lavado? Tengo una idea de que en las ramas condicionales, las instrucciones previas se borran. Pero, ¿cómo están realmente enrojecidos?
Vi este solución de HW en CMU Comp Arch curso sitio web . Estoy leyendo ComputerArchitecture por mi cuenta. Solo tengo una duda.
Aquí está la pregunta de HW:
Dado el siguiente código ( MIPS ):
MUL R3, R1, R2
ADD R5, R4, R3
ADD R6, R4, R...
Quiero implementar la microarquitectura de ciclo único MIPS-32 usando Verilog. Tengo pocas dudas con respecto a la instrucción BGEZAL.
Hace GPR[31] = PC + 8.
El formato de la instrucción BGEZAL es Losbitsdel16al20sedanpararegistrar...