Estoy interesado en verilog, pero tengo un gran problema.
Estoy tratando de simular mi código pero la simulación VHDL muestra 'X' para la salida.
[[
Este es un modulo.vhd
[Esteesuntb_modulo-vhd[
Esta es una simulación.
¿Alguna sugerencia sobre d...
Tengo un problema al actualizar mi esquema en Altium PCB. Hay dos errores como se muestra en la imagen adjunta. ¡Si alguien puede por favor explicar cómo resolver estos problemas, estaré muy agradecido ...!