error de simulación VHDL (XX)

Question

#1 de TEMLIB (0 votos)

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Estoy interesado en verilog, pero tengo un gran problema. Estoy tratando de simular mi código pero la simulación VHDL muestra 'X' para la salida. [

[ Este es un modulo.vhd [Esteesuntb_modulo-vhd[ Esta es una simulación. ¿Alguna sugerencia sobre dónde cometí el error?

simulation vhdl error

pregunta Grape.Spark

1 respuesta

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El proceso se está estancando en

 while (c>=d) loop
   c<=c-d;
 end loop;

Las señales VHDL no se actualizan hasta el final de un proceso con sensibilidad o WAIT (como asignaciones sin bloqueo en Verilog)

Este es un bucle sin fin.

Puedes agregar una declaración de "espera de 10ns" dentro del bucle while.

O puedes usar variables para b, c, d.