Preguntas con etiqueta 'digital-logic'

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USB a TTL (CH340G) y tal vez convertidor de nivel lógico a chips de programa

Ya que tengo un montón de Atmega328p-pu (5v), Attiny85 (1-5v), ESP8266 (3.3v) & Raspberry's (3.3v) ya era hora de conseguir: Un USB a TTL Convertidor de nivel lógico Ahora, antes de comprar esas cosas, leí acerca de los convertido...
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CPU - Diseño básico de la unidad de control

He estado intentando implementar una CPU simple de 8 bits en Logisim, y he reunido una ALU, un archivo de registro, etc., de manera que la manipulación de algunas líneas de control para cada parte le permite determinar su funcionamiento. Desafor...
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FPGA: ¿Cómo cambian su lógica los LUT?

He visto un par de publicaciones sobre este tema, pero realmente no puedo sentirlas. ¿Tiene la LUT una entrada donde se da la dirección lógica, o la LUT lee desde el D Latch? Si alguien tiene una imagen que lo describa, sería muy útil, ya que en...
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filtro de paso de banda digital con entradas paralelas

Tengo un ADC de alta velocidad conectado a un FPGA. El ADC está diseñado para que obtenga 16 muestras en cada ciclo de reloj FPGA (eso es muestras, no bits). Las 16 muestras provienen de un solo canal de entrada ADC, solo se recolectan a lo larg...
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Circuito de corte de baja tensión con restablecimiento de USB

Actualmente estoy intentando diseñar un circuito para un corte de baja tensión. Una vez que el voltaje cayó por debajo de un cierto umbral, debería permanecer bajo. Cuando se conecta un cable USB, debe reiniciarse y comenzar a observar el voltaj...
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¡Problema de los contadores asíncronos en cascada!

¿Qué es el ciclo de frecuencia y servicio y de la forma de onda en Z (por ejemplo, si la frecuencia del reloj de entrada es 1.5Khz) Mi entendimiento: Dos contadores MOD 12 activados por flanco negativo se conectaron en cascada y se r...
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Entrada única para transiciones de estado consecutivas en un FSM: evitando caídas

Considere el siguiente diagrama de estado donde las entradas son c y v . El sistema también recibe un reloj de alta frecuencia clk , aproximadamente 50 MHz. Comosemuestraeneldiagrama,laprimeraentradaseusaparaavanzaraladerec...
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¿Cómo funciona un medio sumador hecho de pestañas de barra transversal?

Estoy investigando memristores, y una aplicación que se cita con frecuencia es un pestillo de barra cruzada que intercala memristores entre dos capas de cables para formar una cuadrícula. En la mayoría de los ejemplos, esto se configura como un...
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Asignando el valor diferente a los parámetros en Generar bloque en Verilog

Quiero crear una instancia de un módulo que tenga parámetros usando el bloque de generación. Pero quiero asignar diferentes valores a los parámetros para diferentes instancias del módulo. Por ejemplo:    Este es mi módulo que quiero ins...
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Combinación de lógica CMOS y TTL

Tengo un grupo de 74LS383 (cierre octal transparente TTL con salidas de tres estados) y MM74C83N (sumador binario CMOS de 4 bits) que me gustaría conectar juntos. Necesito conectar la salida del 74383 a la entrada del 7483 y viceversa. El prob...