Estoy ejecutando DRC en Altium Designer y obtengo toneladas de errores de "Silk to Solder Mask Clearence Clearence". Busqué valores aceptables, pero sin suerte. Altium se establece en 10mil. Tengo más valores alrededor de 7.5mil. A veces no es posible reducirlo, por ejemplo, con un paquete LQFP100. ¿Qué me sugerirías?
Por lo general, el espacio permitido entre la serigrafía y la máscara de soldadura no es un problema, pero cuando lo es, está determinado por las capacidades de su fabricante. En última instancia, el objetivo es mantener la tinta serigrafiada fuera de las almohadillas. Generalmente establezco mi autorización en 0 mil, pero especifico en las notas de fabricación que no puede haber tinta en ningún terreno, y el proveedor puede eliminar la serigrafía en conflicto a su discreción. Especificar 0.005 "(0.127mm) probablemente será más que lo suficientemente bueno. 0.010" (2.54mm) es ridículo para una gran cantidad de tablas, y se puede bajar de manera significativa.
Si no puede reducir el espacio, siempre puede eliminar las funciones de la serigrafía o pedirle a su proveedor que lo haga por usted.
Un proveedor del que tengo un buen conjunto de reglas de diseño (pero de varios años) tiene 7 mil como registro de serigrafía estándar, con 5 mil disponibles a un costo mayor. Pero debe preguntar a su proveedor qué pueden ofrecerle.
Lea otras preguntas en las etiquetas pcb altium solder-mask silkscreen